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文 | 半导体产业纵横
HBM（高带宽内存） 作为当前 AI 加速器 GPU 的核心配置，凭借垂直堆叠的薄 DRAM 芯片结构，以超高数据带宽为 AI 训练与推理提供了关键支撑，成为 AI 算力爆发的重要基石。
然而，HBM 存在两大显著短板：一是成本居高不下，其价格较普通 DDR 内存高出一个数量级；二是容量增长受限，受限于 DRAM 内存密度缩放的技术瓶颈，即便如英伟达 Blackwell GPU 搭载 8 个 24GB HBM3e 芯片堆栈 （总容量 192GB），也难以满足模型规模爆炸式增长、上下文长度拓展及 AI 视频生成带来的海量内存需求。在此背景下，开发成本更低、容量更大的替代技术成为产业共识，类 HBM 技术阵营加速崛起，推动 AI 存储赛道进入多元化竞争时代。
SPHBM4：标准封装重构 HBM 应用边界
JEDEC 固态存储协会近期宣布，接近完成 SPHBM4 标准制定 （"SP"即"Standard Package"标准封装）。作为 HBM4 的衍生技术，SPHBM4 沿用了与 HBM4 完全一致的 DRAM 芯片与堆叠架构，在单堆栈容量上保持同等水平，核心差异在于接口基础裸片 （Interface Base Die） 的设计优化——可直接搭载于标准有机基板，而非传统 HBM4 依赖的硅基板，彻底改变了 HBM 的物理集成方式。
在性能参数方面，HBM4 堆栈采用 2048 位接口，较此前 1024 位接口实现翻倍，这是自 2015 年 HBM 技术问世以来的最大突破；而 SPHBM4 则将单堆栈接口位数降至 512 位，通过提升工作频率与采用 4:1 串行化技术，实现了与 HBM4 相当的数据传输速率，同时放宽了有机基板所需的凸点间距，降低了封装难度。更重要的是，有机基板布线赋予 SPHBM4 更长的 SoC 到内存通道支持能力，使其能够通过增加堆栈数量进一步提升总内存容量，为高容量需求场景提供了新的解决方案。
值得强调的是，SPHBM4 绝非"低成本版 HBM"或"降配替代方案"，其存储核心性能与 HBM4 一脉相承，核心价值在于打破了 HBM"高价、仅限 AI 加速器专用"的应用局限。随着标准落地，HBM 技术有望拓展至 CPU、网络芯片、云端 ASIC 等更多场景，推动市场规模实现实质性扩容。对于 SK 海力士、三星电子、美光三大存储巨头而言，SPHBM4 与现有 HBM 共用 DRAM 芯片的特性，使其能在保持高端技术竞争力的同时，收获新增市场需求，而封装制约的缓解也将让大规模稳定供应能力转化为新的竞争优势。
HBF：高带宽闪存开启容量竞赛新篇章
HBF（High Bandwidth Flash，高带宽闪存） 结构与堆叠 DRAM 芯片的 HBM 类似，是一种通过堆叠 NAND 闪存而制成的产品。与 DRAM 相比，NAND 闪存的容量密度优势显著，相同占用空间下，NAND 容量可达 DRAM 的 10 倍，这一特性完美契合 AI 场景对大容量存储的迫切需求。HBF 通过硅穿孔 （TSV） 技术实现多层 NAND 芯片垂直堆叠，采用先进 3D 堆叠架构与芯片到晶圆键合技术，构建了密集互连的存储结构。
在性能与容量平衡上，HBF 展现出突出优势：每个封装可堆叠多达 16 个 NAND 芯片，支持多 NAND 阵列并行访问，带宽可达 1.6TB/s 至 3.2TB/s，与 HBM3 处于同一水平；同时，HBF 以相近成本实现了远超 HBM 的容量——单堆栈容量最高可达 512GB，8 个堆栈即可实现 4TB 总容量，是 HBM 的 8-16 倍。此外，HBF 打破传统 NAND 设计，实现独立访问的存储器子阵列，超越传统多平面方法，进一步提升了并行访问能力与吞吐量。
不过，受限于 NAND 闪存的固有特性，HBF 延迟高于 DRAM，因此更适用于读取密集型 AI 推理任务，而非延迟敏感型应用。尽管尚未量产，但 HBF 已吸引产业巨头纷纷布局：2025 年 2 月，SanDisk 率先推出 HBF 原型并成立技术顾问委员会；同年 8 月，SanDisk 与 SK 海力士签署谅解备忘录，推进规格标准化与生态建设，计划 2026 年下半年交付工程样品，2027 年初实现商用；三星电子已启动自有 HBF 产品的概念设计，Kioxia 在 2025 年 FMS 上展示了单模块容量 5TB、带宽 64GB/s 的原型产品；国产厂商亦不甘落后，目前也正在切入 HBF 市场，其产品契合 AI"云-端协同"趋势，为端侧 AI 推理提供高带宽、大容量支撑，助力 AI 终端应用落地。
HBS 存储：终端 AI 的低成本高性能选择
在 HBM 主导数据中心 AI 场景的同时，SK 海力士针对智能手机、平板电脑等终端设备的 AI 算力需求，正在研发高带宽存储 （HBS） 技术，旨在攻克终端 AI 的存储性能瓶颈。HBS 采用垂直导线扇出 （VFO） 封装工艺，将最多 16 层 DRAM 与 NAND 芯片垂直堆叠，通过直线直接连接芯片的方式，替代传统弯曲导线连接，大幅缩短了电信号传输路径 （仅为传统内存的 1/4 以下），有效减少信号损耗与延迟，同时支持更多 I/O 通道。
性能层面，VFO 封装技术使 HBS 的能效提升 4.9%，封装厚度减少 27%，仅增加 1.4% 的散热量，实现了性能与形态的优化平衡；成本层面，HBS 无需采用硅通孔 （TSV） 工艺，芯片制造无需穿孔，显著提升了良率并降低了生产成本，为终端设备厂商的采用提供了便利。尽管 SK 海力士尚未公布 HBS 的具体量产时间表，但该技术有望为终端设备带来更强大的本地 AI 处理能力，推动 AI 应用从云端向终端普及，重塑终端智能生态。
HMC 存储：经典技术的差异化回归
HMC（Hybrid Memory Cube，混合内存立方体） 由美光与英特尔联合开发，最初旨在解决 DDR3 的带宽瓶颈，其核心结构是通过 3D TSV 技术将 4 个 DRAM Die 连接到堆栈底层的逻辑控制芯片。与 HBM 相比，HMC 省去了中介层 （Interposer），直接通过 ABF 载板实现互联，结构更简洁，延迟更低，但带宽能力通常弱于 HBM，且对载板走线密度和系统级设计能力提出了更高要求。
在 HBM 推出并成为 JEDEC 行业标准后，HMC 曾逐渐边缘化，美光于 2018 年宣布放弃该技术并转向 HBM。然而，随着 AI 存储对成本与差异化的需求日益凸显，HMC 再次进入产业视野。成本与功耗维度上，HMC 因无需中介层，规避了 HBM 因 interposer 和先进封装带来的良率压力，制造成本更低，供应链可控性更强，尽管其极限带宽和能效密度不及 HBM，但功耗密度相对更高、系统设计复杂度上升的代价，在特定场景下可通过差异化优化弥补。未来，HMC 有望在定制化 AI 系统中找到立足之地，成为算力、存储与先进封装深度融合的重要选项。
如今，AI 产业正告别单一 HBM 主导的时代，迈入技术路线多元化的新阶段。无论是英伟达推动的新型 DRAM 模组 SOCAMM，还是以 HBF 为代表的 3D NAND 垂直堆叠架构，亦或是 SPHBM4、HBS、HMC 等差异化技术，AI 存储的竞争核心已从单一技术性能比拼，转向成本、量产能力与系统级整体效率的综合较量。
未来市场格局将呈现清晰的差异化分工：HBM 仍将主导通用 AI 加速卡与高端 HPC 场景，凭借极致带宽满足核心算力需求；SPHBM4 将拓展 HBM 的应用边界，渗透至更多通用计算场景；HBF 将在 AI 推理等大容量、高带宽需求场景占据优势；HBS 将赋能终端 AI 设备，推动智能终端普及；HMC 等定制化方案则将在特定 AI 系统中实现差异化落地。随着各类技术的持续迭代与生态完善，AI 存储赛道将迎来更为激烈的竞争与创新，为 AI 产业的持续爆发提供坚实支撑。
